Ejercicio Resuelto 2 (2013)

Ejercicio Español
Universidad Universidad Politécnica de Cataluña (UPC)
Grado Ingeniería de Sistemas de Telecomunicación - 2º curso
Asignatura Diseño Digital
Año del apunte 2013
Páginas 2
Fecha de subida 12/11/2014
Descargas 4
Subido por

Vista previa del texto

4.31 Considereu el circuit següent, on cadascuna de les entrades x1 i x2 és síncrona i té entre 2 i 4 ns de retard respecte del flanc ascendent del rellotge.
x2 Xarxa Comb. 1 z1 Xarxa Comb. 3 Reg.2 Reg.1 x1 Xarxa Comb. 4 z2 Xarxa Comb. 2 clk tDXCmin=4ns tDXCmax=10ns tDXCmin=8ns tDXCmax=20ns tSU=8ns tH=4ns tCQ=5ns a) Obteniu el valor de la freqüència de rellotge màxima aplicable al circuit.
b) Quin problema greu de temporització té el circuit? Com es pot solucionar? Solució a) Cal cercar la pitjor condició del temps de setup d’entre els diversos camins interns o tancats (de sortida de component síncron a entrada de component síncron) que conté el circuit. En ser les entrades x1 i x2 síncrones i amb retards coneguts, hem de tractar els camins d’entrada també com fossin interns.
Les condicions són,    De x1 (o x2) a Reg.1: De x2 a Reg.2: [tDx1]max+ tSU = 12 ns  TCLK [tDx2]max+[tDCN2]max+[tDCN3]max+ tSU = 42 ns  TCLK De Reg.1 a Reg.2: tDFF+[tDCN1]max+[tDCN3]max+ tSU = 43 ns  TCLK Agafant la pitjor, [fCLK]max = 1/43ns = 23.25 MHz b) Les entrades x1 i x2 poden violar la condició del temps de hold de Reg.1, [tDx1,2]min = 2 ns < tH = 4 ns Per evitar això caldria afegir un retard de 2ns o més a aquestes dues entrades, cosa que implicaria que el resultat de l’apartat anterior canviaria.
X ALU1 ALU2 ALU3 15-20ns 5-10ns 25-30ns A B REG REG 4.32 El circuit de la figura fa l’operació Y=(AX+B)/C, on A, B i C són constants. Les dades temporals dels registres són tCQ=5ns, tSU=2ns i tH=2ns. Els retards dels blocs combinacionals són els donats a la figura. Voldríem que el circuit proporcionés 20 milions de resultats per segon. És això possible? Caldria fer algun canvi per tal d’aconseguir-ho? Justifiqueu la resposta.
Y C Solució La cadència de sortida demanada implica que el circuit ha de poder treballar amb una freqüència de rellotge de 20 MHz (50 ns de període). Analitzant el circuit des del punt de vista del temps de setup del registre de sortida tenim, TCLKmin = tCQ + tDALU1max + tDALU2max + tDALU3max + tSU = 67 ns que implica una freqüència màxima de 14,9 MHz, inferior a la demanada.
A ALU2 15-20ns 5-10ns B ALU3 REG ALU1 REG X REG Podem augmentar aquest valor reduint el retard combinacional entre dos elements síncrons. Per exemple, inserint un registre entre ALU2 i ALU3 tindríem, Y 25-30ns C Amb això el retard màxim dels blocs combinacionals entre registres passaria a ser de 30 ns i. Aleshores, TCLKmin = tCQ + 30 ns + tSU = 37 ns  fCLKmax = 27 MHz ...