Estudi Previ Practica 2 (2014)

Trabajo Español
Universidad Universidad Politécnica de Cataluña (UPC)
Grado Ingeniería Telemática - 2º curso
Asignatura Disseny Digital
Año del apunte 2014
Páginas 5
Fecha de subida 30/12/2014
Descargas 34
Subido por

Vista previa del texto

Isaac James Sène Teixidó i Marc Peig Albiac. Grup 32.-Pràctica 2 Pràctica 2 – Disseny d’un sistema seqüencial Estudi Previ 1. A la pràctica 1 vam dissenyar un sistema que multiplicava dos nombres de 8 bits en CA2.
Mòdul del multiplicador: Així, cadascun d’aquests blocs MULT_ACC (multiplicador i acumulador) estava compost per: Isaac James Sène Teixidó i Marc Peig Albiac. Grup 32.-Pràctica 2 Que a la vegada estava compost pels mòduls: - Multiplicador de 8 bits: - Sumador de 8 bits: El bloc MULT_ACC és el que s’ocupa de multiplicar un bit per un bus de 8 bits. Dins seu, el SUM_8B és un sistema que suma dos busos de 8 bits amb el “carry in”, donant un “carry out” com a resultat, així com un bus de 8 bits que es correspon amb la suma.
Hem de dissenyar el component AperB, on s’haurà de canviar el sumador mencionat de 8 bits, el qual passarà a comptar amb 4 blocs de sumadors d’un bit (no 8 com fins ara).
Anàlogament, el bloc MULT_8x1 passarà a ser un multiplicador de 4 per 1 bit, així que només necessitarà un bus d’entrada de 4 bits. Finalment, el disseny final del multiplicador sol comptarà amb 4 blocs MULT_ACC.
2.
Isaac James Sène Teixidó i Marc Peig Albiac. Grup 32.-Pràctica 2 3. Primer de tot, per trobar la Taula de la Veritat hem de tenir en compte que les entrades seran el bit key (que funcionarà com a enabled) i els 4 bits del vector keycode[] Valor Keycode[3] Keycode[2] Keycode[1] Keycode[0] bcd ast alm 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 2 0 0 1 0 1 0 0 3 0 0 1 1 1 0 0 4 0 1 0 0 1 0 0 5 0 1 0 1 1 0 0 6 0 1 1 0 1 0 0 7 0 1 1 1 1 0 0 8 1 0 0 0 1 0 0 9 1 0 0 1 1 0 0 A 1 0 1 0 0 0 0 B 1 0 1 1 0 0 0 C 1 1 0 0 0 0 0 D 1 1 0 1 0 0 0 * 1 1 1 0 0 1 0 # 1 1 1 1 0 0 1 Ast = k[3]*k[2]*k[1]*k[0]*key Alm= k[3]*k[2]*k[1]*k[0]*key On key és el responsable d’activar el component.
Fent el MdK de k3,k2,k1,k0 trobem que: Bcd= (k1*k2+k2*k3+k2*k3)*key Amb logigrama: Isaac James Sène Teixidó i Marc Peig Albiac. Grup 32.-Pràctica 2 4. La finalitat de regs és emmagatzemar o memoritzar els dos operand i fer-los arribar al mòdul combinacional AperB per tal de poder duar a terme l’operació.
A aquest mòdul, li entra un bus de 4 bits “keycode”, un bus d’un bit “intro” que funciona com a enable, un bus d’un bit”nrst” que posa a 0000 la memòria dels biestables quan nrst=0 i un senyal rellotge que funciona per flanc de pujada i cada dos flancs haurà actualitzat les memòries.
Cronograma: clk nrst keycode 1110 0011 0010 intro opA 0000 0011 0010 opB 0000 0011 0010 Isaac James Sène Teixidó i Marc Peig Albiac. Grup 32.-Pràctica 2 00/intro 00-01/show 5.
10/intro Stop-Show Intro-Data 00-01/show 6. El mòdul “control” rep tres entrades, un senyal de rellotge i un reset. El rellotge funciona per flanc de pujada, per tant, sempre que passi de 0 a 1 es produirà un canvi d’estat en la màquina. Control governa els mòduls anteriors; alm i ast són les entrades que s’ocupen del canvi d’estat. Les sortides només depenen de l’entrada.
+ ...