Examen Parcial 1 (con resolución) (2014)

Examen Español
Universidad Universidad Politécnica de Cataluña (UPC)
Grado Ingeniería de Sistemas Audiovisuales - 2º curso
Asignatura Disseny Digital
Año del apunte 2014
Páginas 2
Fecha de subida 24/11/2014
Descargas 4
Subido por

Vista previa del texto

Disseny digital Grup 20 Data: 28 d’octubre DEPARTAMENT D’ENGINYERIA ELECTRÒNICA Les entrades d’un sistema corresponen al resultat d’un llançament de dos daus, codificat en binari. El sistema fa la suma dels dos resultats i detecta si és múltiple de 3 segons l’esquema de la figura.
X[i-1..0] La sortida del sistema val 0 si la suma de les D1[2..0] Suma Detecció F entrades és múltiple de tres, i 1 altrament. Es D2[2..0] demana: Sistema a) Raoneu quins valors pot prendre la variable X. Quant val, com a mínim, “i” (amplada del bus X)? Com que cada entrada és el resultat d’un llançament de dau, D1 , D 2 ∈ {1,..6} i X = D1 + D 2 ∈ {2,..12} , això són 11 valors possibles, i calen 4 bits com a 3 4 mínim per codificar-los (2 <11<2 ) i per tant, i =4.
b) Completeu i corregiu si cal la descripció VHDL proposada pel sistema complet.
Cal afegir la llibreria “unsigned” per poder fer la suma aritmètica de vectors “std_logic”, cal definir el senyal intern X, cal que la mida dels sumands D1 i D2 (com a mínim un dels dos) sigui de 4 bits i cal corregir el valor de la funció (sinó sempre valdrà zero) i falta l’entrada 12 (C en hexadecimal) com a múltiple de tres possible.
library ieee; use ieee.std_logic_1164.all; entity sum_det is port( D1, D2 : in std_logic_vector (2 downto 0); F : out std_logic ); end sum_det; architecture blocs of sum_det is begin X <= D1 + D2; F <= ‘0’ when(X = X”3” or X = X”6” or X = X”9”) else ‘0’; end blocs; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sum_det is port( D1, D2 : in std_logic_vector (2 downto 0); F : out std_logic ); end sum_det; architecture blocs of sum_det is signal X : std_logic_vector (3 downto 0); begin X <= ‘0’&D1 + ‘0’&D2; F <= ‘0’ when(X = X”3” or X = X”6” or X = X”9” or X = X”C”) else ‘1’; end blocs; En relació al subsistema “Detecció”, prenent el valor mínim possible d’entrades de l’apartat a) c) Escriviu l’expressió canònica en producte de màxterms d’F (en forma compacta).
Els zeros són els múltiples de 3 entre 2 i 12, per tant, F = ∏ M (3,6,9,12) 4 F X1 X0 00 X3 X2 00 X 01 1 11 0 10 1 d) Trobeu-ne l’expressió mínima a 2 nivells de portes NAND.
Cal agrupar uns al mapa de Karnaugh i aplicar DeMorgan: F = X 3 ⋅ X1 ⋅ X 3 ⋅ X 1 ⋅ X 2 ⋅ X 0 ⋅ X 2 ⋅ X 0 01 11 10 X 0 1 1 1 0 X X X 0 1 1 e) Proposeu una realització d’F amb un multiplexor 4:2 i el mínim de portes lògiques addicionals possible, escollint X[2] i X[1] com a variables de selecció. Raoneu si es tracta d’una bona elecció.
Al mapa trobem les funcions residuals. Identifiquem els mapes particulars de les funcions residuals i triem les inespecificacions per simplificar-les.
Serà una bona elecció en la mesura en que cap altre necessiti menys portes lògiques addicionals. El criteri d’elecció a partir d’una expressió simplificada no decideix en el cas particular de l’expressió de l’apartat d).
F X1 X0 00 X3 X2 00 X 01 1 11 0 10 1 01 11 10 X 0 1 1 1 0 X X X 0 1 1 X0 X0+X3 X3 X0 0 1 y 2 3 s1 s0 X2 X1 F Disseny digital Grup 20 Data: 28 d’octubre DEPARTAMENT D’ENGINYERIA ELECTRÒNICA Les entrades d’un sistema corresponen al resultat d’un llançament de dos daus, codificat en binari. El sistema fa la suma dels dos resultats i detecta si és múltiple de 3 segons l’esquema de la figura.
X[i-1..0] D1[2..0] La sortida del sistema val 1 si la suma de les Suma Detecció F entrades és múltiple de tres, i 0 altrament. Es D2[2..0] Sistema demana: a) Raoneu quins valors pot prendre la variable X. Quant val, com a mínim, “i” (amplada del bus X)? Com que cada entrada és el resultat d’un llançament de dau, D1 , D 2 ∈ {1,..6} i X = D1 + D 2 ∈ {2,..12} , això són 11 valors possibles, i calen 4 bits com a 3 4 mínim per codificar-los (2 <11<2 ) i per tant, i =4.
b) Completeu i corregiu si cal la descripció VHDL proposada pel sistema complet.
Cal afegir la llibreria “unsigned” per poder fer la suma aritmètica de vectors “std_logic”, cal definir el senyal intern X, cal que la mida dels sumands D1 i D2 (com a mínim un dels dos) sigui de 4 bits i cal corregir el valor de la funció (sinó sempre valdrà zero) i falta l’entrada 12 (C en hexadecimal) com a múltiple de tres possible.
library ieee; use ieee.std_logic_1164.all; entity sum_det is port( D1, D2 : in std_logic_vector (2 downto 0); F : out std_logic ); end sum_det; architecture blocs of sum_det is begin X <= D1 + D2; F <= ‘0’ when(X = X”3” or X = X”6” or X = X”9”) else ‘0’; end blocs; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sum_det is port( D1, D2 : in std_logic_vector (2 downto 0); F : out std_logic ); end sum_det; architecture blocs of sum_det is signal X : std_logic_vector (3 downto 0); begin X <= ‘0’&D1 + ‘0’&D2; F <= ‘1’ when(X = X”3” or X = X”6” or X = X”9” or X = X”C”) else ‘0’; end blocs; En relació al subsistema “Detecció”, prenent el valor mínim possible d’entrades de l’apartat a) c) Escriviu l’expressió canònica en suma de mínterms d’F (en forma compacta).
Els uns són els múltiples de 3 entre 2 i 12, per tant, F = ∑ m(3,6,9,12) F X1 X0 00 X3 X2 00 X 01 0 11 1 10 0 4 d) Trobeu-ne l’expressió mínima a 2 nivells de portes NOR.
Cal agrupar zeros al mapa de Karnaugh i aplicar DeMorgan: F = X 3 + X1 + X 3 + X 1 + X 2 + X 0 + X 2 + X 0 01 11 10 X 1 0 0 0 1 X X X 1 0 0 e) Proposeu una realització d’F amb un multiplexor 4:2 i el mínim de portes lògiques addicionals possible, escollint X[2] i X[0] com a variables de selecció. Raoneu si es tracta d’una bona elecció.
Al mapa trobem les funcions residuals. Identifiquem els mapes particulars de les funcions residuals. Triem les X per simplificar-les. Segons com les escollim hi ha una solució amb una NAND i un OR, o només amb una XOR.
F X1 X0 00 01 11 10 X3 X2 00 X X 1 0 01 0 0 0 1 11 1 X X X 10 0 1 0 0 0 X3+X1 0 0 1 y 2 3 s1 s0 X2 X0 0 X 3X 1 F X3+X1 0 0 1 y 2 s 3 s1 0 F X2 X0 Serà una bona elecció en la mesura en que cap altre necessiti menys portes lògiques addicionals. El criteri d’elecció a partir d’una expressió simplificada no decideix en el cas particular de l’expressió de l’apartat d).
...