Problemas Tema 2 (2013)

Ejercicio Español
Universidad Universidad Politécnica de Cataluña (UPC)
Grado Ingeniería de Sistemas de Telecomunicación - 2º curso
Asignatura Diseño Digital
Año del apunte 2013
Páginas 10
Fecha de subida 12/11/2014
Descargas 16
Subido por

Vista previa del texto

Problemes de Disseny Digital Tema 2 Tema 2 Disseny combinacional 2.1 Qualsevol funció lògica de dues variables f(x,y) pot expressar-se en funció de quatre paràmetres ai de la següent manera f ( x, y )  a 0  x  y  a1  x  y  a 2  x  y  a 3  x  y que correspon a la forma canònica en suma de productes. També és possible escriure f(x,y) en funció d'uns altres quatre paràmetres bi així f ( x, y )  b0  b1  y  b2  x  b3  x  y Aquesta expressió suggereix l’existència d’una nova forma canònica basada únicament en les funcions AND i XOR. Demostreu la validesa de l’expressió obtenint els paràmetres bi en funció dels ai.
2.2 Realitzeu la funció lògica f (a, b, c)  a  b  a  b  c  b emprant a) Únicament portes OR i NOT.
b) Únicament portes AND i NOT.
c) Únicament portes AND i XOR.
2.3 Dissenyeu un circuit lògic convertidor de codi binari de 3 bits a Gray. És possible fer-lo utilitzant només portes XOR de dues entrades? Podem aprofitar aquest darrer resultat per fer un convertidor de Gray a binari? 2.4 Realitzeu la funció f (a,b,c) , especificada mitjançant el cronograma següent.
a b c f a) Utilitzant només portes NAND.
b) Utilitzant només portes XOR de dues entrades.
Problemes de Disseny Digital Tema 2 2.5 Simplifiqueu utilitzant el mètode de Karnaugh ...
a) f  f 1 f 2  f 3 , amb f 1   m(1,2,3,5,7) f 2   m(0,1,5) 3 b) f  f 1  f 2 f 3 , amb f 1   m(1,7)   m(6) x 3 3 f 3   M (2,3,5,7) f 2   m(3,5,6) 3 3 f 3   M (5,6,7) 3 2.6 Considereu el circuit lògic de la figura.
a) Obteniu la taula de veritat de la funció f(a,b,c,d).
a b) Expresseu f mitjançant les formes canòniques SdP i PdS.
b c) Feu una realització a dos nivells de f utilitzant el menor nombre possible de portes NOR de tres entrades.
f c d d) Repetiu l'apartat anterior utilitzant portes NAND de tres entrades.
2.7 Els logigrames de la figura són dues opcions d’implementació d'una funció lògica Y(x3,x2,x1,x0) que té inespecificacions.
x3 x2 x1 x0 x3 Y0 x2 x1 x0 Y1 a) Obteniu la forma canònica en PdS d’Y0.
b) Construïu el mapa de Karnaugh i trobeu la mínima implementació amb dos nivells de portes NOR d’Y0.
c) Si Y1 és una altra possible implementació per Y, quines combinacions d'entrada x3x2x1x0 han de ser inespecificades i per què? d) Trobeu el mapa de Karnaugh d’Y i proposeu una implementació mínima d’aquesta funció feta amb 2 nivells de portes NAND.
Problemes de Disseny Digital Tema 2 2.8 Considereu el circuit combinacional de la figura.
s z2 z1 x1 x0 z0 a) Analitzeu el logigrama i obteniu els mapes de Karnaugh i les formes canòniques compactes en PdS de les funcions z2, z1 i z0.
b) Quantes portes calen per implementar el circuit en forma de xarxa NAND mínima de dos nivells? Justifiqueu la resposta.
c) Expliqueu per a què serveix el circuit, si se sap que l’entrada és una quantitat entera entre -3 i +3 codificada amb el següent format:  s és el signe: s=0  quantitat positiva, s=1  negativa.
 x1x0 és, en binari, el valor absolut de la quantitat.
2.9 El circuit combinacional de la figura s’utilitza per simular el llençament d’un dau.
Els senyals x2,x1,x0 són combinacions aleatòries de 3 bits. Les sortides z3,z2,z1,z0 ataquen un visualitzador en forma de dau.
y2 x2 y1 x1 x0 z3 z2 z1 y0 z0 a) Obteniu, en funció de les entrades xi, la TdV i les expressions algebraiques de les funcions intermitges yi i de les sortides zi.
b) Quina errada té aquest disseny? Com es pot corregir? c) Utilitzant el mínim nombre possible de portes NAND, proposeu una implementació del circuit que estigui lliure de l’errada anterior.
Problemes de Disseny Digital Tema 2 2.10 Un circuit comparador opera amb números codificats en binari de 2 bits, segons l’especificació donada a continuació. Realitzeu una implementació mínima utilitzant únicament portes NOR. Observeu que les tres funcions són mútuament excloents i que sempre és possible obtenir-ne una directament de les altres dues.
a 2 b 2 Circuit a dissenyar 3 z 1 si a  b z1   0 si a  b 1 si a  b z0   0 si a  b 1 si a  b z2   0 si a  b 2.11 Hem de dissenyar un sistema combinacional que treballa amb dades procedents d’un calendari. L'objectiu és tenir sortides M8 que indiquin els dies que té cada mes (30, 31 D31 Sistema M4 o bé <30), a partir d'una entrada M que és el D30 M 2 a dissenyar número del mes (entre 1 i 12) codificat en D <30 M1 binari. Implementeu el sistema utilitzant el menor nombre possible de portes NOR de tres entrades i d’inversors.
2.12 Feu una implementació del sistema combinacional especificat a continuació, tenint present que disposem només d'un circuit integrat amb 3 portes OR de 3 entrades, dos circuits integrats amb 3 portes AND de 3 entrades, i tants inversors com calguin.
4 x Sistema a dissenyar f 1   m(0,4,9,11,15)   m(1,5) 3 x 4 f 2   m(0,4,6,7,13)   m(5) z 4 x f 3   M (1,3,4,6,7,8,9,10,12,14) M (11) 4 x 2.13 Determineu quina pot ser la utilitat dels dos circuits de la figura, basats en la utilització de buffers tri-estat.
a a c b d z b s s s Problemes de Disseny Digital Tema 2 2.14 La família lògica bipolar ECL (emitter coupled logic) es caracteritza per ser molt ràpida. D'entre les seves altres característiques pot destacar-se que les seves etapes de sortida permeten construir funcions OR-cablejada: curtcircuitar dues o més sortides és equivalent a fer una funció OR amb aquestes sortides. La porta bàsica ECL és una ORNOR de n entrades. És possible implementar les funcions f1, f2 i f3 utilitzant només el xip ECL MC10H105 de la figura, format per 3 portes OR-NOR? f1  a  b  c  d f2  c  d  e  g  h  d  e f3  a  e  h  g  b a 2.15 Detecta quins espuris estàtics del tipus “caiguda a 0” es produeixen en el circuit de la figura, quan varia una de les entrades mentre la resta romanen constants.
b F c 2.16. La figura mostra una forma de fer una funció XOR amb tecnologia CMOS: una etapa NOR (4 transistors) seguida d’una etapa AND-NOR (6 transistors).
a) Raoneu si poden produir-se espuris estàtics quan els retards són els donats a la figura i només canvia el valor d’una entrada mentre l’altra queda fixa.
F 3ns A b) Repetiu la qüestió anterior B considerant ara que ambdues entrades poden variar simultàniament.
2.17 Dissenyeu un sistema combinacional que determini si una combinació ASCII de 7 bits correspon o no a un dígit decimal.
5ns x6 …0 7 Circuit a dissenyar z Problemes de Disseny Digital Tema 2 2.18 Analitzeu la xarxa de portes del dibuix. Es recomana fer una anàlisi modular: considereu la xarxa com un grup de mòduls, analitzeu-los per separat i, finalment, analitzeu la xarxa formada pels mòduls. Si és possible, doneu una especificació d'alt nivell de la funció que realitza.
x0 z0 y0 x1 z1 y1 x2 m0 m1 m2 z2 y2 2.19 La xarxa modular de la figura opera amb dos números enters A i B codificats en binari.
S 4 W A B 4 M2 4 U V R X M1 P 4 Q M3 W 4 Y S 4 Z M2 4 U V 1 si R  Q P 0 si R  Q W U  V si S  1 si S  0 Z  X Y a) Doneu una especificació d'alt nivell de la funció que fa la xarxa.
b) Dissenyeu M1 en forma de xarxa modular.
c) Dissenyeu M2 en forma de xarxa modular.
d) Dissenyeu M3 en forma de xarxa modular.
2.20 Implementeu la funció lògica f (a, b, c, d )   m(1,3,4,9,14,15) a) Fent servir un MUX de 8 canals.
b) Fent servir un MUX de 4 canals i dues portes NOR.
C Problemes de Disseny Digital Tema 2 2.21 Analitzeu la xarxa modular de la figura i doneu una expressió el més compacta possible de la funció que realitza.
a b c 2 1 0 DEC 3:8 0 1 2 3 4 5 6 7 0 1 2 3 MUX 4 5 0 6 1 7 2 z d e f 2.22 Feu la programació d'una PLA que permeti obtenir, en binari natural, el quadrat d'un dígit BCD. Quines són les dimensions mínimes de les matrius AND i OR necessàries? 2.23 Un desmultiplexor de 2n canals és un mòdul combinacional amb una entrada de dades, n entrades de control i 2n sortides de dades o canals, que fa la funció contrària a la d’un multiplexor: connecta l’entrada a la sortida seleccionada per les entrades de control. Demostreu que podem fer un desmultiplexor de 2n canals fàcilment a partir d’un descodificador n:2n.
2.24 Considereu un sistema que ha de transmetre, via enllaç de ràdio, informació codificada en paraules de 3 bits. Volem introduir una redundància d'un bit en aquesta codificació per a fer més robusta la transmissió.
Generador de redundància E0 4 S Emissor E 3 Receptor 4 Recuperador de codi 3 Z S 4 Detector d’errors Error S0 S1 E1 E2 S2 S3 a) Obteniu la TdV i les expressions de les sortides del generador de redundància.
b) El sistema detector d'errors activa la seva sortida quan rep una combinació de 4 bits que no pertany al codi redundant. Implementeu-lo amb un MUX de 4 canals i portes estàndard. Utilitzeu S2 i S0 com variables de selecció del MUX.
c) Si volem implementar el circuit recuperador del codi original mitjançant una PLA, quines dimensions mínimes (nº d'entrades, productes i sortides) ha de tenir? 2.25 Expliqueu quina funció fa la xarxa modular de la figura, on la TdV correspon a qualsevol dels n mòduls idèntics utilitzats. Té alguna influència el valor de n? Problemes de Disseny Digital xn-1 x2 in b1 b0 Tema 2 x1 in a1 a0 … in b1 b0 out x0 a1 a0 out b1 b0 in a1 a0 0 0 0 0 1 1 1 1 in a1 a0 b1 b0 out 0 0 a1 a0 out … 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 out b1 b0 0 0 0 x 0 0 1 x 0 0 0 x 0 1 1 x 0 0 0 x 1 0 1 x z 2.26 Hem de dissenyar un sistema combinacional que treballa amb dades procedents d’un calendari. L'objectiu és tenir sortides M8 D31 que indiquin els dies que té cada mes (30, 31 M4 Sistema D30 o bé <30) a partir l’entrada M, que és el M2 a dissenyar D <30 M1 número del mes (entre 1 i 12) codificat en binari.
a) Obteniu la TdV del sistema i expresseu les funcions de sortida com a SdP mínima.
b) Dissenyeu el sistema utilitzant només dos MUXs de 4 canals i una porta NOR.
...
c) Dissenyeu el sistema dimensionant i programant de forma adient la estructura PAL mostrada a la dreta.
...
...
2.27 L'esquema de la figura correspon a un sumador de dues xifres BCD. El bloc B1 passa la xifra A de BCD natural a BCD excés 6, mentre que el bloc B2 ajusta el resultat de la suma de forma que es tingui en BCD natural a la sortida.
Cout A 4 B 4 B1 4 a M b Cout  Cin s 4 P B2 4 S Cin a) Dissenyeu B1 i B2 de forma simplificada utilitzant portes NAND o NOR.
b) Dissenyeu B2 utilitzant un sumador i portes lògiques estàndard.
2.28 L'esquema de la figura correspon a una petita unitat aritmètica, que realitza les cinc operacions especificades a la taula.
Problemes de Disseny Digital Tema 2 Funcionament global: Cout A E 8 B1 S B 0 8 B Comp 1 A A>B c P A<B P 000 100 101 110 111 8 Cin P Y  S B2 S Mux X 8 8 Z R s z B3 R (X+Y)mod256 X Y Max (X,Y) Min (X,Y) Funcionament del bloc B1: S= 3 E si P=000 0 altrament P a) Escriviu la forma canònica en SdP de la sortida del bloc B2 en funció de les seves entrades i trobeu les expressions mínimes en PdS i en SdP d'aquesta funció.
b) Implementeu el bloc B2 utilitzant només un descodificador de sortides actives baixes i una porta lògica.
c) Doneu una descripció d'alt nivell de la funció que fa B3.
d) Dissenyeu el bloc B1 utilitzant portes lògiques estàndard.
2.29 El circuit combinacional de la figura 1 és un sumador BCD encadenable que treballa en dues etapes: el primer sumador fa la suma binària SP=A+B+Cin, després el mòdul M i el segon sumador apliquen sumen “0110” quan SP > 9.
A B 4 4 A B 4 SP4  Co Cin  Cin BCD/bin 4 M Ci 4 BCD/bin SP3..0 4 4 3 2 1 0 Co  Cout Ci 4 Cout S BCD/bin Suma 0 1 binària BCD S Figura 2: Sumador BCD/binari Figura 1: Sumador BCD Es demana, a) Dissenyeu el mòdul M utilitzant una xarxa NAND de 2 nivells mínima.
Problemes de Disseny Digital Tema 2 b) Volem ampliar el sumador afegint-li la possibilitat de triar entre sumar en BCD o en binari, segons el valor l’entrada BCD/bin (figura 2). Feu aquest nou sumador afegint al disseny de la figura 1 un mínim de MUXs i de portes estàndard.
c) Encadenant sumadors com el de la figura 2, construïu un sumador BCD/binari per operants de 16 bits.
2.30 Un sistema combinacional detecta si un número codificat en BCD de dues xifres és múltiple de 7, aplicant l’estratègia de dividir el número per 7 i mirar si la resta és zero, cas que l’identifica com múltiple de 7, o no.
Definim la funció modr(x) com el residu de la divisió entera d’x entre r, que és sempre un número enter entre 0 i r-1. Per exemple, mod6(19)=1, ja que 19/6=3 i el residu és 1.
Utilitzant la propietat modr(x+y) = modr [modr(x) + modr(y)], podem realitzar el sistema en forma de la xarxa modular següent, on el bloc  és un sumador: D U m 4 A M1 n 4 M2   S p M3 Z B D’acord amb les taules de la dreta, els blocs M1 i M2 apliquen la funció mod7(x) respecti-vament a les desenes i a les unitats del número d’entrada. Finalment, el bloc M3 activa la seva sortida (Z=1) només quan mod7(S)=0.
a) Raoneu quin és el número mínim de D 0 1 2 bits, m, n i p, que han de tenir els busos Sortida M1 0 3 6 interns del sistema.
U 0 1 2 b) Obteniu les formes canòniques en Sortida M2 0 1 2 SdD i PdS de les funcions que fa el bloc M1.
3 4 5 6 7 8 9 2 5 1 4 0 3 6 3 4 5 6 7 8 9 3 4 5 6 0 1 2 c) Proposeu una realització mínima amb dos nivells de portes NOR del bloc M2.
d) Construiu el MdK del bloc M3 indicant clarament les inespecificacions i implementeu-lo usant un MUX de quatre canals.
...