Examen Final Tardor 2012 (2) (2014)

Apunte Catalán
Universidad Universidad Politécnica de Cataluña (UPC)
Grado Ingeniería de Sistemas de Telecomunicación - 2º curso
Asignatura Disseny Digital
Año del apunte 2014
Páginas 10
Fecha de subida 08/04/2015
Descargas 0
Subido por

Vista previa del texto

ETSETB Disseny Digital Examen Final Teoria Curs: Tardor 2012 Model A Cognoms i nom:______________________________________ Qüestions (65 %) / Responeu-les en l’espai assignat Q1. Sabent que la combinació ABCD=0011 és l’única inespecificada, raoneu si la següent expressió en SdP de la funció F(A,B,C,D) és mínima o no.
F  A B C D  BD  ACD Q2. Realitzeu la funció F, descrita pel mapa de Karnaugh, amb un multiplexor connectat com a la figura i un mínim de portes lògiques.
0 1 y 2 3 s1 s0 C D F F C D 00 A B 00 X 01 1 11 1 10 0 01 11 10 1 0 1 1 0 0 0 X 0 1 1 0 Q3. Considereu les realitzacions de les funcions F1 i F2 proposades a la figura. Completeu el cronograma adjunt per la funció F1 usant, si cal, les línies auxiliars. Visualitzeu els retards de porta per mostrar en quina transició es produeix un espuri de “caiguda a zero”.
Expliqueu per què F2 és una síntesi alternativa d’F1 que elimina l’espuri anterior.
c a a t b b t c a c t F1 t F1 F2 b t t t Q4. Per fer un comparador de números en Ca2 de 6 bits es proposa la següent estructura: un comparador binari de 5 bits (per als 5 bits de menys pes) i un bloc M que determina el resultat.
Empleneu la taula de la veritat del bloc M.
A5 B5 A4...A0 B4...B0 5 5 X COMP X>Y BIN X<Y Y G A5 B5 A>B M A<B P A>B A<B A5 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B5 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 G 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 P 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A>B A<B ETSETB Disseny Digital Examen Final Teoria Curs: Tardor 2012 Model A Cognoms i nom:______________________________________ Q5. El circuit de la figura és un comptador binari mòdul 3. En els biestables tCQ = 4 ns, tSU = 5 ns, tH = 2 ns.
Els retards de les portes lògiques són tNOT = 1 ns, tNAND = 3 ns. Determineu la freqüència màxima de rellotge i trobeu el temps de setup vist a l’entrada x.
x D Q z1 clk nrst D Q z0 clk nrst Q6. La figura mostra una porta de transmissió CMOS, en que les tensions llindar del transistor NMOS i del PMOS són respectivament VTN = 0.5 V i VTP = -0.6 V. Quan A es troba a 3 V i B a 0 V, el node SW passa de 0 V a 3 V. Per quin interval de tensions del node B estarà en conducció cadascun dels transistors? A SW B CB Q7. La figura mostra la xarxa PMOS d’una porta CMOS. Trobeu una expressió algebraica per la funció lògica que realitza i dibuixeu la xarxa NMOS corresponent.
X1 X0 X2 X3 Y Q8. Considerem el circuit de la figura, on les portes NAND i NOT estan realitzades en lògica CMOS. Les dades dels transistors són: Cox = 5 fF/m2, WN = LN = 1m, WP = 2LP = 2m, RSP = 2RSN = 20 k. La capacitat de càrrega val CF = 25fF. Calculeu el retard de propagació fins a la sortida F quan l’entrada ABC fa el canvi 110→010.
A B F CF C ETSETB Disseny Digital Examen Final Teoria Curs: Tardor 2012 Model B Cognoms i nom:______________________________________ Qüestions (65 %) / Responeu-les en l’espai assignat Q1. Sabent que la combinació ABCD=1100 és l’única inespecificada, raoneu si la següent expressió en SdP de la funció F(A,B,C,D) és mínima o no.
F  A B C D  BD  ABC Q2. Realitzeu la funció F, descrita pel mapa de Karnaugh, amb un multiplexor connectat com a la figura i un mínim de portes lògiques.
0 1 y 2 s 0 3 s1 A B F F C D 00 A B 00 X 01 1 11 0 10 1 01 11 10 1 1 0 0 1 0 X 0 0 1 1 0 Q3. Considereu les realitzacions de les funcions F1 i F2 proposades a la figura. Completeu el cronograma adjunt per la funció F1 usant, si cal, les línies auxiliars. Visualitzeu els retards de porta per mostrar en quina transició es produeix un espuri de “caiguda a zero”.
Expliqueu per què F2 és una síntesi alternativa d’F1 que elimina l’espuri anterior.
c a a t b b t c a c t F1 t F1 F2 b t t t Q4. Per fer un comparador de números en Ca2 de 6 bits es proposa la següent estructura: un comparador binari de 5 bits (per als 5 bits de menys pes) i un bloc M que determina el resultat.
Empleneu la taula de la veritat del bloc M.
A5 B5 A4...A0 B4...B0 5 5 X COMP X>Y BIN X<Y Y G A5 B5 A>B M A<B P A>B A<B A5 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B5 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 G 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 P 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A>B A<B ETSETB Disseny Digital Examen Final Teoria Curs: Tardor 2012 Model B Cognoms i nom:______________________________________ Q5. El circuit de la figura és un comptador binari mòdul 3. En els biestables tSU = 4 ns, tCQ = 5 ns, tH = 2 ns.
Els retards de les portes lògiques són tNOT = 1 ns, tNAND = 3 ns. Determineu la freqüència màxima de rellotge i trobeu el temps de setup vist a l’entrada x.
x D Q z1 clk nrst D Q z0 clk nrst Q6. La figura mostra una porta de transmissió CMOS, en que les tensions llindar del transistor NMOS i del PMOS són respectivament VTN = 0.5 V i VTP = -0.6 V. Quan A es troba a 0 V i B a 3 V, el node SW passa de 0 V a 3 V. Per quin interval de tensions del node B estarà en conducció cadascun dels transistors? A SW B CB Q7. La figura mostra la xarxa PMOS d’una porta CMOS. Trobeu una expressió algebraica per la funció lògica que realitza i dibuixeu la xarxa NMOS corresponent.
X3 X0 X2 X1 Y Q8. Considerem el circuit de la figura, on les portes NAND i NOT estan realitzades en lògica CMOS. Les dades dels transistors són: Cox = 5 fF/m2, WN = LN = 1m, WP = 2LP = 2m, RSP = 2RSN = 20 k. La capacitat de càrrega val CF = 25fF. Calculeu el retard de propagació fins a la sortida F quan l’entrada ABC fa el canvi 110→100.
A B F CF C ETSETB Disseny Digital Examen Final Teoria Curs: Tardor 2012 Model A Problema (35%) z3 0 1 D Q 0 1 z2 D Q 0 1 z0 z1 D Q 0 1 D Q x clk nrst Respecte al circuit seqüencial de la figura, on nrst és un senyal de reset asíncron actiu amb nivell baix, es demana: a) Empleneu les línies z3 a z0 del cronograma donat.
b) Expliqueu raonadament quina funció fa el circuit per a cada valor de l’entrada x.
c) Tenint en compte que el circuit és una variant de one-hot, analitzeu-lo i obteniu el seu diagrama d’estats.
d) Utilitzant únicament un comptador i blocs combinacionals estàndard, proposeu una realització alternativa del circuit. Raoneu la resposta.
clk nrst x z3 z2 z1 z0    Publicació notes provisionals: 24-01-2013, a les 15:00 a Atenea.
Límit per presentar al·legacions: 25-01-2013, a les 23:30.
Publicació notes definitives: 29-01-2013.
ETSETB Disseny Digital Examen Final Teoria Curs: Tardor 2012 Model B Problema (35%) 0 1 x clk nrst D Q 0 1 D z3 Q 0 1 D z2 Q 0 1 D Q z1 z0 Respecte al circuit seqüencial de la figura, on nrst és un senyal de reset asíncron actiu amb nivell baix, es demana: a) Empleneu les línies z3 a z0 del cronograma donat.
b) Expliqueu raonadament quina funció fa el circuit per a cada valor de l’entrada x.
c) Tenint en compte que el circuit és una variant de one-hot, analitzeu-lo i obteniu el seu diagrama d’estats.
d) Utilitzant únicament un comptador i blocs combinacionals estàndard, proposeu una realització alternativa del circuit. Raoneu la resposta.
clk nrst x z3 z2 z1 z0    Publicació notes provisionals: 24-01-2013, a les 15:00 a Atenea.
Límit per presentar al·legacions: 25-01-2013, a les 23:30.
Publicació notes definitives: 29-01-2013.
...