Examen Final Primavera 2013 (2014)

Apunte Catalán
Universidad Universidad Politécnica de Cataluña (UPC)
Grado Ingeniería de Sistemas de Telecomunicación - 2º curso
Asignatura Disseny Digital
Año del apunte 2014
Páginas 7
Fecha de subida 08/04/2015
Descargas 0
Subido por

Vista previa del texto

ETSETB Disseny Digital Examen Final de Teoria Primavera 2013 Versió B Cognoms i nom: Qüestions (65%) -Contesteu-les només en l’espai assignat- Q1. Raoneu per què no és possible fer una realització a dos nivells de la funció lògica f (a, b, c, d ) = ∑ m(0,2,3,4,6,11,12,15) + ∑ m(9,10,13) , usant només portes AND i/o OR X 4 de tres o menys entrades i inversors.
Q2. Volem fer un sumador de números codificats en Mòdul i Signe usant l’esquema de blocs de la figura, on X=x7x6x5x4x3x2x1x0, etc. Feu la taula de la veritat del bloc de gestió de signes GS per tal que Z=X+Y, on X7, Y7 i Z7 són els respectius bits de signe.
x6…x0 y6…y0 a 7 7 b COMP a>b a a>b 7 7 RES a b rs Sa a>b Sb Sz GS mux z7 7 SUM a+b |a-b| 7 7 x7 y7 7 0 s 1 Y 7 z6…z0 b r Q3. Proposeu una realització alternativa del circuit lògic de la figura, usant el mateix multiplexor però fent servir C i D com a senyals de selecció enlloc d’A i B.
C D 0 1 y 2 s 3 s1 0 F BA Q4. Expliqueu raonadament quina utilitat pot tenir el circuit de la figura i, considerant les dades donades, calculeu la màxima freqüència de rellotge a la que pot treballar.
OUT D Q tXOR = 3 ns, tCQ = 4 ns tSU = 1 ns, tH = 0.5 ns CLK Q5. Donat el següent circuit i les seves dades temporals, calculeu el temps de setup vist des de l’entrada X i la freqüència màxima d’operació.
X DQ D Q X CK CK Y tSU = 2.2 ns, tH = 0.6 ns, tCQ = 2.4 ns, tXOR = 1.9 ns, tNOT = 1 ns, tNOR = 1.2 ns, tAND = tOR = 1.2 ns ETSETB Disseny Digital Examen Final de Teoria Primavera 2013 Versió B Cognoms i nom: Q6. Construïu una porta complexa en tecnologia CMOS que realitzi, amb el nombre més petit possible de transistors, la funció F(A,B,C) esquematitzada a la figura.
C B A F Q7. Calculeu els pitjors retards de pujada i de baixada del circuit CMOS de la figura, tenint en compte les dades donades i que la sortida F està connectada a l’entrada B d’un altre circuit idèntic.
B A C B A F C Wn= Wp = 2 µm, Ln= Lp = 0µm, Rsp= 2·Rsn = 4 KΩ, C’ox = 1 fF/µm2 Q8. Considerant el circuit i les dades de la figura, calculeu la freqüència màxima del senyal quadrat (tipus rellotge) que podem aplicar a l’entrada IN per tal que la potència dinàmica dissipada al circuit no sigui superior a 9 µW.
IN OUT CL VDD= 3 V, C’ox = 4 fF/µm2, Rsp = 20 kΩ, Rsn = 10 kΩ, Lp= 0.6 µm, Wp = 2 µm, Ln= 0.9 µm, Wn = 2 µm, CL= 8 fF ETSETB Disseny Digital Examen Final de Teoria Primavera 2013 Versió B Problema (35%) La figura 1 mostra un circuit denominat DP, format per components estàndard, que està governat per la màquina d’estats UC. Els blocs REG són registres amb càrrega en paral·lel (load). CNT és un comptador ascendent i DCNT un comptador descendent, tots dos amb càrrega en paral·lel (load) i habilitació de comptar (ce). El senyal de reset actua de forma síncrona en tots els blocs seqüencials. Els Comp i Mux són comparadors i multiplexors de busos d’entrada de 4 bits.
INA[3:0] nrst LD1 clk START reset load INB[3:0] nrst LD1 clk REG reset load REG FI A nrst reset UC clk B 0 Comp.
A=B 0 1 Mux 1 Mux A>B LD1 LD2 CE nrst LD2 CE clk RDY reset load ce DCNT A CNT nrst LD2 CE clk reset load ce B Comp.
A=B A<B DP FI Figura 1 OUT[3:0] La figura 2 mostra el diagrama d’estats d’UC. Per simplificar s`han indicat només els casos en que s’activa (es posa a ‘1’) cada sortida. Noteu que tres de les sortides depenen només de l’estat, mentre que la quarta depèn de l’estat i d’una entrada.
Figura 2 Es demana: a) Empleneu el cronograma donat. Noteu que les entrades INA[3:0] i INB[3:0] venen representades en hexadecimal. El senyal ESTAT és l’estat de la unitat de control. Si us cal, podeu dibuixar altres senyals del circuit en la part inferior del cronograma.
b) Doneu una descripció d’alt nivell de la funció que realitza el circuit complet.
c) Realitzeu una implementació de la UC fent servir una estructura one-hot.
Dates / hores límit: • • • Publicació notes provisionals (atenea): 28-06-2013, 23:55.
Presentació d’al·legacions (web ETSETB): 30-06-2013, 23:55.
Publicació notes definitives (atenea): 01-07-2013, 14:00.
ETSETB Disseny Digital Examen Final de Teoria Primavera 2013 Cognoms i nom: Cronograma del problema Versió B ...